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半导体业界呼吁半年内制定出3D芯片标准

半导体业界呼吁半年内制定出3D芯片标准
来源:电子工程专辑 时间:2012-02-09

一位高通(Qualcomm)公司的主管稍早前表示,若要在2013年如期量产3D芯片,就必须在半年内制定出3D芯片堆叠标准。

好消息是JEDEC在今年一月初公布了对移动应用处理器来说至关重要的Wide I/O存储器初始标准。坏消息则是包括用于服务器和连网等应用的高速JEDEC存储器标准制定时程可能会延宕到2013年。

“我们只剩不到一年的时间来完成其余的主要标准制定工作了,否则庞大的商用化压力将促使EDA和其他公司自行解决问题,这些公司很可能会各自开发自有的解决方案,”高通公司先进技术工程总监Riko Radojcic在稍早前的DesignCon大会中表示。

“我们还有几个月的时间,”Radojcic说。他同时是标准制定机构Silicon Integration Initiative Inc.(Si2)中负责监督3D IC标准制定的委员会主席。“我们都很着急,因为时程已经落后了一年左右,”他说。

Si2针对3D IC标准的努力,是在去年夏天的设计自动化大会(Design Automation Conference)中,由三个工作小组正式拉开序幕。该组织将标准制定工作划分为三个阶段,预计今年底以前可完成阶段,Si2资深工程副总裁Sumit DasGupta表示。

阶段是针对2.5D和3D之分割和布局规划方面进行设计资料共享的规格定义,包括热和机械约束,以及芯片层之间的隔离区(exclusion zones)等。第二阶段将建立共享的建模资讯格式;第三阶段则将描述及建立完整3D IC设计流程所需的格式和API。

Si2组织的参与者包括Cadence、英特尔、GlobalFoundries、Mentor Graphics和高通公司等。“我们的目标,是在第二季末或第三季提交版规格以供审查。”

此外,Sematech也已在网站上列出多种制造标准。这些标准涵盖了多种制程、热和机械强度标准,以及和底部填充材料等定义,Sematech工程技术副总裁Raj Jammy说。

“有些标准可能在今年内完成,一些要等到明年,不过,我们认为基本标准很快会就绪,”Jammy说。

目前仍几项关键因素尚未就绪,Xilinx公司副总裁Liam Madden说,他呼吁更多公司参与JEDEC针对下一代执行速度达Terabit/s级的Wide I/O存储器标准制定工作。

“目前标准所定义的速率是数百Gb/s──对推动移动应用的创新而言,这是个很好的开始,但若针对数据中心,我们便需要另一个可突破此一数据速率的标准,”他表示。

根据英特尔近的一份资料,JEDEC旗下有两个工作小组负责推动下一代Wide I/O标准。其中一个小组的努力目标,是将支持2.5D和3D堆叠技术之初始版本的频宽提高八倍。而另一个“高频宽存储器”小组则针对图形、连网与高效能运算部份,目前正在评估一种1,024位元的链路。

Madden并指出,其他的“失落环节”还包括业界必须再努力推动混合信号、光学和数字元件的堆叠。“如果我们想跨出下一步,就必须解决这些问题。”

业界也需要一个可供遵循的生产标准,以便让他们知道何时及如何将元件从晶圆厂送往封装厂,Madden说。

这个问题很棘手,因为未来的芯片制造工作如何切割尚不明朗,而且也不清楚过孔硅(TSV)和抛光等步骤将如何划分,Sematech的Jammy表示。

高通公司的Radojcic同意,必须努力定义如何处理模拟和数字芯片的堆叠。“模拟公司或许必须针对在数字上堆叠模拟芯片提出一种杀手级应用,因为这种应用还未出现,”他表示。

“我想看到的件事就是Wide I/O,因为它和推动整个生态系统密切相关,”一位在EDA产业拥有资深经验,目前为私人投资者的Jim Hogan说。

总之,Hogan呼吁标准组织不要太精确地去定义格式。

“我们不知道制造3D堆叠芯片的实际步骤,”他说。“经过一段时间以后,或许会出现一套标准流程,但我不想让事情变得太复杂,”他表示。