时钟宽带GSPS ADC特殊选择所产生的影响

时间:2016-05-04 11:20:59 来源:与非网 有0人参与

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随着使用多模数转换器(ADC)的高速信号采集应用的复杂性提高,每个转换器互补时钟解决方案将决定动态范围和系统的潜在能力。 随着新兴每秒一千兆样本(GSPS) ADC的采样速率和输入带宽提高,系统的分布式采样时钟的能力和性能变得至关重要。 以高频测量为目标的系统解决方案,例如电气测量仪器仪表和多转换器阵列应用,将需要尖端的时钟解决方案。

选择专门的辅助时钟解决方案对防止ADC动态范围受限非常重要。 根据目标输入带宽和频率,时钟抖动可能会反过来限制ADC的性能。 转换器的高速JESD204B串行接口的低抖动和相位噪声、分配链路和对齐能力都是对优化系统性能极其重要的时钟属性。

支持带JESD204B输出ADC的多通道低抖动GHz时钟解决方案继续在业内激增。 设计工程师问我们该如何为其GSPS ADC选择合适的时钟解决方案。 下面就是答案和对与将时钟解决方案与特殊ADC配对产生的技术影响相关的部分常见讨论的分析。

第2或第3奈奎斯特频率区域对宽带GSPS ADC使用高输入频率需要较低的抖动和高速时钟。 时钟抖动对ADC性能有什么影响?

由于采用GSPS ADC和直接RF采样的系统中使用高频率输入信号,因此时钟抖动对系统性能的影响越来越大。 固定量的时钟抖动可能不会对具有低频输入的系统性能产生限制。 随着ADC输入频率提高,相同固定量的时钟抖动会对系统的信噪比(SNR)产生影响。 ADC的SNR定义为信号功率或噪声与输入ADC的总非信号功率的对数比。

在较高频率下对快速上升时间信号进行采样时,具有已知量时钟抖动的ADC采样时刻将产生更大或更模糊的采样电压增量(dV)。 这是因为,高频信号的压摆率比低频信号大。 图1所示为这种关系的一个示例:

ADC时钟出现固定量的时钟抖动(dt)后,更高频率的输入信号将具有一个更大的采样电压误差dV,此误差与更低频率的输入信号相关联。 这会对ADC的动态范围能力产生直接影响。

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