来源：电子工程世界
时间：2011-12-23
继今年稍早宣布投入开发3DIC标准后，JEDEC（固态技术协会）表示，快今年12月底或明年一月初，将可公布首个3DIC接口标准。
在GSA的3DIC工作小组于上周举行的会议中，英特尔的Ken Shoemaker介绍了关于WideIO存储器规范在电子和机械接口方面的细节。
JEDEC已开始发布3DIC标准──在2009年11月，该机构便公布了针对采用过孔硅（TSV）技术的3D芯片堆叠所制定的JEP158标准。而即将问世的WideIO标准，看来似乎可望在SEMI、Sematech和Si2等推动3DIC标准的竞赛中取得。
业界人士普遍认为，LPDDR2的频宽会在WideIO存储器商用化以前便遭市场淘汰。而在此期间，预计LPDDR3（即LPDDR2的下一代版本）将可支持更高的操作频率，并提供比LPDDR2更低的功耗，以填补此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的频宽，但其引脚数却与LPDDR2相当。
WideIO是由JEDEC工作小组JC42.6于2008年12月着手开发，主要是针对当前在同一封装中整合逻辑和DRAM，以降低互连电容的3D标准所开发。即将公布的规范定义了多4个晶粒堆叠而成的存储器立方体，可连接逻辑SoC，封装尺寸为10x10x1mm。
针对WideIO的JC42.6规范了逻辑到存储器接口（logictomemoryinterface，LMI），是由JEDEC旗下JC42.6（Low Power DRAM）和JC11两个委员会所共同制定，其中JC11主要负责芯片封装的机械标准部份。在存储器逻辑和存储器之间的机械接口一般称之为微型圆柱栅阵列（MicroPillar GateArray，MPGA）链接。
至于逻辑和存储器之间的互连方式则并未指定，可以是微凸块或微型圆柱（micropillars）等。该标准还规范了用于测试互连连续性的边界扫描、后组装阶段的直接存取存储器测试、存储器芯片中的热传感器位置，以及芯片到芯片间接口的精确机械布局等。
此一标准并未指定存储器到逻辑的互连设计或组装方法。同时无论在存储器或逻辑芯片上，也都并未针对TSV的尺寸及位置指定互连的精确位置。另外，存储器和逻辑芯片的厚度、组装方法和后组装测试方法也都未指定。
WideIO的详细规范包括：
WideIO定义了4个存储器通道，在LMI上有1，200个连接：
-每个通道都有6列和50行，共300个连接（193个信号）；
-40nm的小型衬底/凸块/TSV间距；
-每通道宽128字节，总共512字节；
-每个通道均包含所有的控制、电源和接地通道
通道之间共享电源连接
-每个通道均可独立控制
独立的控制、时脉和数据
-通道之间的引脚位址对称
-数据传输速率266mtps ，SDR
总频宽：17GB/s（每通道4.26GB/s）
WideIO的布局规划（floorplan）同时描述了可在组装中针对机械强度和晶粒的共面性选择支持凸块或微型圆柱。而相容的底部填充胶则可用于减轻逻辑和存储器晶粒之间的应力，同时将热均匀地分布在晶粒表面上。也可以使用一个硅中介层（interposer）作为第四个晶粒与逻辑SoC连接的接口，以因应热机械方面的挑战。
由于DRAM的自我刷新速率会随温度而变化，因此必须密切注意存储器-逻辑堆叠的热管理。为了提高产品可靠度，在逻辑芯片热点和DRAM内的热感测器之间的温度三角洲都必须设法小化。由于其采用的制程不同，DRAM和逻辑SoC设计小组必须紧密合作，在制造‘堆叠’芯片时互相交流资讯。这个设计小组可能必须要对热点设计进行权衡，然而，这部份交换资讯的方法却由于JEDEC并未涉及而缺乏标准化。
三星的存储器立方体
2011年2月，三星（Samsung）公布了首个用TSV实现的mobileDRAM，该存储器带有WideIO接口（链接），目前看来，该存储器已经符合了由JC42.6工作小组定义的JEDEC标准。事实上，三星也是JC42.6WideIO工作小组的会员之一。
其晶粒面积为64.34mm2，比1GB的LPDDR2大了25%。整颗芯片是由4个对称的4×64Mb阵列、周边电路和微凸块所构成。为了降低功耗并支援高传输频宽，该设计藉由采用44×6微凸块衬底来减少I/O驱动器加载。其微凸块尺寸20×17μm，间距250μm。该公司的TSV孔径7.5μm，电阻值0.22~0.24Ω，电容值47.4fF。
三星并未公布其WideIODRAM的可靠性资料。依目前生产TSV的成本结构来看，要制造WideIO接口的元件显然更加昂贵，不过，这个问题或许可藉由大量生产来解决。长远看来，该技术确实具备着降低成本及提供更高性能的潜力。
